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CS302 Digital Logic Design Assignment 3 Feb 2015

Question 1                [10 Marks]

 

Complete the following table by showing appropriate output of Q for the given circuit. Assume that Q output is set as 1 initially.

Clock J0 J1 J2 K0 K1 K2 Q
1 0 0 1 1 1 ?
0 0 1 1 0 0 ?
1 1 1 1 1 1 ?
1 0 1 1 1 1 ?
1 1 1 1 0 1 ?

Question 2

  [10 Marks]

Consider the given state diagram and JK flip flop transition table (Table No.1); complete the following table (Table No.2 and Table No.3) with

  • Next state
  • JK flip flop inputs
 Table No.1

Flip-flop Inputs Output Transitions
J K Qt Qt+1
0 x 0 0
1 X 0 1
X 1 1 0
X 0 1 1

 

Present State Next State X=0 Flip-flop Inputs
Q0 Q1 Q0 Q1 J0 K0 J1 K1
0 0 ? ? ? ? ? ?
0 1 ? ? ? ? ? ?
1 0 ? ? ? ? ? ?
1 1 ? ? ? ? ? ?

         Table No.2    

 

         Table No.3

Present State Next State X=1 Flip-flop Inputs
Q0 Q1 Q0 Q1 J0 K0 J1 K1
0 0 ? ? ? ? ? ?
0 1 ? ? ? ? ? ?
1 0 ? ? ? ? ? ?
1 1 ? ? ? ? ? ?

Solution:

present state          nextstate         flip-input

q0    q1                q0      q1        j0 k0  j1 j0

0       0                 0        0          0 x    0 x

0      0                   0       1           0 x    1x

0       1                  1       0           1 x    x 1

0      1                   0       1            0x    x0

1       0                  1       1            x0     0x

1       0                   1       1          x0      1x

1       1                    0      0          x0      x0

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